基于高速FPGA的PCB设计技术介绍

基于高速FPGA的PCB设计技术介绍

如果高速PCB设计能像连接原理图节点一样简单，又能像在电脑显示器上看到的那样漂亮，那将是一件多么美好的事情。 但是，除非设计人员刚接触PCB设计或者运气特别好，否则实际的PCB设计通常并不像他们所从事的电路设计那么容易。PCB设计人员在设计能够正常工作和性能得到肯定之前面临着许多新的挑战。 这正是高速PCB设计的现状——设计规则和设计指南在不断发展。 如果幸运的话，它们将形成一个成功的解决方案。

大多数PCB是精通PCB器件工作原理和相互影响的原理图设计人员，以及构成电路板输入输出的各种数据传输标准，与可能知之甚少的专业版图设计人员相互合作的结果 甚至可能不知道将小型原理图线转换为印刷电路铜线后会发生什么。 通常，负责最终电路板成败的是原理图设计师。 然而，原理图设计人员对优秀的布局技术了解得越多，他们就越有机会避免出现重大问题。

如果设计中包含高密度的FPGA，很可能会有很多挑战摆在精心设计的原理图面前。 包括数百个输入输出端口、超过500MHz的工作频率（在某些设计中可能更高）、小至半毫米的焊球间距，这些都会造成设计单元之间的不当交互。

并发开关噪声

第一个挑战可能是所谓的并发开关噪声 (SSN) 或并发开关输出 (SSO)。 大量的高频数据流会在数据线上造成振铃和串扰问题，而影响整个电路板性能的地线弹跳和电源噪声问题也会在电源和地平面上发生。

为了解决高速数据线上的振铃和串扰，使用差分信号是一个很好的第一步。 由于差分对上一条线为灌端，另一条线提供拉电流，可以从根本上消除电感效应。 当使用差分对传输数据时，由于电流保持在本地，有助于减少返回路径中感应电流产生的“弹跳”噪声。 对于高达数百MHz甚至数GHz的RF频率，信号理论表明当阻抗匹配时可以传输最大信号功率。 当传输线匹配不好时，就会发生反射。 只有一部分信号会从发送器传输到接收器，而其他部分会在发送器和接收器之间来回反弹。 PCB 上差分信号实现的质量将在阻抗匹配（和其他方面）中发挥重要作用。

差分布线设计

差分布线设计是基于阻抗控制PCB的原理。 它的模型有点像同轴电缆。 在阻抗可控的PCB上，金属平面层可作为屏蔽层，绝缘体为FR4层压板，导体为信号布线对。 FR4的平均介电常数在4.2到4.5之间。 由于不知道制造误差，可能导致铜线蚀刻过度，最终导致阻抗误差。 计算PCB布线阻抗最准确的方法是使用场解析程序（通常是二维的，有时是三维的），这需要使用有限元直接求解整个PCB批次的麦克斯韦方程。 该软件可以根据线间距、线宽、线厚和绝缘层高度来分析EMI影响。

100 Ω特性阻抗已成为差分连接线的行业标准值。 100 Ω 差分线可以由两条等长的 50 Ω 单端线组成。 由于两条线距离很近，线间的场耦合会降低线的差模阻抗。 为了保持 100 Ω 的阻抗，必须稍微减小布线宽度。 因此，100 Ω 差分线对中每条线的共模阻抗将略高于 50 欧。

理论上，布线的尺寸和使用的材料决定了阻抗，但是过孔、连接器甚至器件焊盘都会在信号路径中引入阻抗不连续性。 通常不可能不使用这些东西。 有时，为了更合理的布局布线，需要增加PCB层数，或增加埋孔等功能。 埋孔仅连接部分PCB层，但在解决传输线问题的同时也增加了板子的生产成本。 但有时根本别无选择。 随着信号速度越来越快，空间越来越小，埋孔等附加要求开始增加，这些都应该成为PCB方案的成本要素。

当使用带状布线时，信号被 FR-4 材料夹在中间。 在微带线的情况下，导体暴露在空气中。 由于空气的介电常数最低（Er=1），因此最上层最适合布放一些关键信号，如时钟信号或高频串行解串（SERDES）信号。 微带线布线应耦合到下地平面，通过吸收部分电磁场线来降低电磁干扰（EMI）。 在带状线中，所有的电磁场线都耦合到上下参考平面，大大降低了EMI。 如果可能，应避免宽边耦合带状线设计。 这种结构很容易受到参考平面中耦合差分噪声的影响。 此外，还需要PCB平衡制造，难以控制。 一般来说，在同一层上控制行距还是比较容易的。

去耦和旁路电容器

另一个决定PCB实际性能是否达到预期的重要方面需要通过加去耦和旁路电容来控制。 添加去耦电容有助于减小PCB电源与地平面之间的电感，有助于控制PCB上的信号和IC的阻抗。 旁路电容器有助于为 FPGA 提供干净的电源（提供电荷库）。 传统的规则是去耦电容应该放在任何便于PCB走线的地方，FPGA电源管脚的数量决定了去耦电容的数量。 然而，FPGA超高的开关速度彻底打破了这种刻板印象。

在典型的 FPGA 电路板设计中，最靠近电源的电容器为负载电流变化提供频率补偿。 为了提供低频滤波和防止电源压降，应使用大的去耦电容。 压降是由于设计电路启动时调节器的响应延迟所致。 这种大电容通常是低频响应良好的电解电容，其频率响应范围从直流到数百kHz。

每个 FPGA 输出变化都需要对信号线进行充电和放电，这需要能量。 旁路电容的作用是在较宽的频率范围内提供本地能量存储。 此外，需要小电容和小串联电感来为高频瞬变提供高速电流。 响应慢的大电容在高频电容能量消耗后继续提供电流。

电源总线上的大量电流瞬变增加了 FPGA 设计的复杂性。 此电流瞬变通常与 SSO/SSN 相关。 插入电感量很小的电容会提供局部高频能量，可用于消除电源总线上的开关电流噪声。 这个防止高频电流进入器件电源的去耦电容必须离FPGA很近（小于1cm）。 有时，将许多小电容并联起来作为器件的局部储能，可以快速响应电流变化的需求。

一般来说，去耦电容的布线应该绝对短，包括过孔中的垂直距离。 即使增加一点点也会增加导线的电感，从而降低去耦效果。

其他技术

随着信号速度的提高，在电路板上轻松传输数据变得越来越困难。 还可以采用其他技术进一步提高PCB的性能。

第一个也是最明显的方法是简单的设备布局。 为最关键的连接设计最短最直接的路径是常识，但不要小看这一点。 既然最简单的策略就能达到最好的效果，何必费心去调整板子上的信号呢？

几乎同样简短的是考虑信号线宽度的方法。 当数据速率达到622MHz甚至更高时，信号传输的集肤效应变得更加突出。 当距离很远时，PCB上走线很细（比如4、5mil）会对信号造成很大的衰减，就像一个没有设计好的带衰减的低通滤波器，它的衰减会随着增加而增加 的频率。 背板越长，频率越高，信号线的宽度也越宽。 对于长度大于 20 英寸的背板布线，线宽应达到 10 或 12 mil。

通常，板上最关键的信号是时钟信号。 届时，如果时钟线过长或设计不好，都会对下游放大抖动和偏移，尤其是在速度提高的时候。 应避免使用多层传输时钟，并且时钟线上不要有过孔，因为过孔会增加阻抗变化和反射。 如果需要用内层部署时钟，上下层应该使用地平面，以减少延迟。 在设计中使用 FPGA PLL 时，电源平面上的噪声会增加 PLL 抖动。 如果这很关键，可以为 PLL 创建一个“电源岛”。 该岛可以使用金属平面中较厚的蚀刻来隔离 PLL 模拟电源与数字电源。

对于速率超过2Gbps的信号，必须考虑更高成本的方案。 在如此高的频率下，背板的厚度和过孔的设计对信号的完整性影响很大。 背板厚度不超过0.200英寸时效果更佳。 当PCB为高速信号时，层数应尽可能少，以限制过孔数。 在厚板中，连接信号层的过孔较长，会在信号路径上形成传输线分支。 埋孔可以解决这个问题，但制造成本很高。 另一种选择是使用低损耗介电材料，例如 Rogers 4350、GETEK 或 ARLON。 这些材料的成本可能比 FR4 材料高出近一倍，但有时这是唯一的选择。

还有其他 FPGA 设计技术可以提供一些 I/O 位置的选择。 在关键的高速 SERDES 设计中，可以通过保留（但不使用）相邻的 I/O 引脚来隔离 SERDES I/O。 例如，对于SERDES Rx和Tx，VCCRX#和VCCTX#，以及焊球位置，可以预留3x3或5x5的BGA焊球区。 或者，如果可能，让整个 I/O 组靠近 SERDES。 如果设计中没有 I/O 限制，这些技术可以在不增加成本的情况下带来好处。

最后，最好的方法之一是参考 FPGA 制造商提供的参考板。 大多数制造商会提供参考板的源布局信息，但由于隐私信息问题可能需要特殊应用。 这些板通常包含标准的高速 I/O 接口，因为 FPGA 制造商在表征和认证其设备时需要这些接口。 但是请记住，这些电路板通常是为各种目的而设计的，不一定符合特定的设计要求。 但是，它们仍然可以作为创建解决方案的起点。

概括

当然，本文只谈一些基本概念。 这里涉及的任何话题都可以在全书中讨论。 关键是在投入大量时间和精力进行PCB布局设计之前，弄清楚目标是什么。 一旦布局设计完成，重新设计将耗费大量的时间和金钱，即使稍微调整走线的宽度也是如此。 不能依靠PCB布局工程师做出满足实际需要的设计。 原理图设计人员应始终提供指导，做出明智的选择，并对解决方案的成功负责。