pcb板设计中常见问题分析及打样技巧

1、PCB板设计如何选择？

PCB板设计的选型必须在满足设计要求和大机型的PCB生产及成本之间取得平衡。 设计要求包括电气和机构两部分。 在设计超高速印刷电路板（频率大于 GHz）时，这个材料问题通常更为重要。 例如现在普遍使用的FR-4材料，由于其在几千MHz频率下的介电损耗，对信号衰减影响很大，可能不适用。 就电而言，应注意介电常数和介电损耗是否适合设计频率。

2、如何避免高频干扰？

避免高频干扰的基本思想是尽量减少高频信号电磁场的干扰，即串扰。 可以拉大高速信号和模拟信号的距离，或者在模拟信号旁边加地线保护/穿梭。 还应注意数字地对模拟地的噪声干扰。

3、如何解决高速设计中的信号完整性问题？

信号完整性基本上是 PCB 阻抗匹配的问题。 影响阻抗匹配的因素包括信号源结构和输出阻抗、路由特性阻抗、负载端特性、路由拓扑等，解决方法是端接和调整路由拓扑。

4、差分配线是如何实现的？

差分对布线有两点需要注意。 首先，两条线的长度要尽可能长。 另一种是两条线之间的距离（由差分阻抗决定）要保持恒定，即平行。 有两种平行的方式。 一种是两条线并排走在同一条线上，一种是两条线走在相邻层（上下）。 前者一般采用多种方式并行实现。

5、如何实现单路输出时钟信号线的差分分配线？

只有当信号源和接收端都是差分信号时，使用差分配线才有意义。 因此，只有一个输出的时钟信号不能使用差分分配线吗？

6、接收端差分对之间可以加匹配电阻吗？

接收端差分线对之间通常加上匹配电阻，其值应等于差分阻抗值。 这样，信号质量会更好。

7、为什么差分对的走线要紧并平行？

差分对的布线应适当闭合并平行。 所谓适当的方法是因为这个间距会影响差异吗？ 差分阻抗的值是设计差分对的重要参数。 为了保持差分阻抗的一致性，还需要并联。 如果两条线远或近，差分阻抗会不一致，影响信号完整性和时序延迟。

8、如何处理实际PCB布线中的一些理论冲突：

1.基本上，模拟/数字的划分和隔离是正确的。 需要注意的是，信号走线尽量不要越过护城河，电源和信号的回流路径不要变得过大。

2.晶振是一种模拟正反馈振荡器。 为了获得稳定的振荡信号，必须满足环路增益和相位的规范。 模拟信号的振荡规格容易受到干扰。 即使加了接地保护线，也不一定能完全隔离干扰。 另外，如果距离太远，地平面上的噪声也会影响正反馈振荡电路。 因此，晶振与芯片的距离必须尽可能近。

3. 诚然，高速PCB布线与电磁干扰要求之间存在很多冲突。 但其基本原理是由于电磁干扰或铁氧体磁珠引起的电阻和电容增加，导致信号的某些电气特性不符合规范。 因此，最好通过PCB板的布线和层压设计来解决或减少电磁干扰问题。 例如，内部高速信号布线。 最后使用电阻电容或者铁氧体磁珠来减少对信号的破坏。

9、如何解决高速信号手动接线与自动接线的矛盾？

大多数具有更强大布线软件的自动布线器现在都对布线方法和过孔数量进行了限制。 每个EDA公司的绕线引擎能力和约束设置项有时差别很大。 例如是否有足够的约束来控制蛇形路径，是否可以控制差分对的走线间距等等。 这会影响到自动布线的布线方式是否符合设计者的想法。 此外，手动调整接线的难度与上弦引擎的能力绝对相关。 比如走线的推进能力，通孔的推进能力，甚至走线对镀铜层的推进能力。 因此，解决的办法是选择绕线机能力强的绕线器。

10、关于试件

测试样品用于测量设计用于生产的pcb板的特性阻抗是否满足时域反射计的设计要求。 通常，要控制的阻抗包括单线和差分对。 因此，测试样品上走线的线宽和距离（带差分对）应与待控线相同。 最重要的是测量时接地点的位置。 为了减小接地线的电感，TDR探头的接地位置通常非常靠近信号测量位置（探头尖端），因此测试样品上信号测量点与接地点之间的距离和模式 应与所用探头一致。