高频PCB电路设计的二十个要点
1. PCB材料如何选择?
对于PCB板的选择,必须在满足设计要求、批量生产和成本之间取得平衡。设计要求包括电气和机械部分。一般来说,在设计超高速PCB板(频率大于GHz)时,这种材料问题更为重要。例如,常用的FR-4材料中,几个GHz频率下的介电损耗会对信号衰减产生很大影响,这可能不适用。就电性而言,应注意介电常数和介电损耗是否在设计频率下使用。
2、如何避免高频干扰?
避免高频干扰的基本思想是尽量减少高频信号电磁场的干扰,也称为串扰。您可以增加高速信号和模拟信号之间的距离,或者在模拟信号旁边添加接地保护/狩猎走线。还必须注意数字地对模拟地的噪声干扰。
3、高速设计中,如何解决信号完整性问题?
信号完整性基本上是阻抗匹配的问题。影响阻抗匹配的因素包括信号源和输出阻抗的结构、走线的特性阻抗、负载端的特性以及走线的拓扑架构。解决办法是终止并调整路由拓扑。
4、差值分配线是如何实现的?
差分对的接线有两点需要注意。一是两条线的长度应尽可能相同,二是两条线之间的距离(这个距离由差分阻抗决定)应始终保持不变,即保持平行。 有两种并行方式。一种是两条线路并排在同一层上行走,另一种是两条线路在上下相邻层上行走。一般来说,前者有许多并行的实现。
5、对于只有一个输出端的时钟信号线,如何实现差分配线?
当使用差分分配线路时,信号源和接收器都是差分信号是有意义的。因此,差分分配线不能用于只有一个输出端的时钟信号。
6、接收端差分线对之间可以加匹配电阻吗?
接收端差分线对之间通常添加匹配电阻,其值应等于差分阻抗值。这将提高信号质量。
7、差分对的布线为什么要靠近、平行?
差分对的接线方法应适当靠近、平行。所谓适当的做法是因为这个距离会影响差分阻抗的值,而差分阻抗是设计差分对的重要参数。需要并行也是因为需要保持差分阻抗的一致性。如果两条线或远或近,差分阻抗就会不一致,从而影响信号完整性和时序延迟。
8、实际接线中一些理论冲突如何处理
基本上,对模拟/数字信号进行划分和隔离是正确的。需要注意的是,信号走线不要交叉,电源和信号的返回电流路径不要变得太大。
晶体振荡器是一种模拟正反馈振荡电路。为了获得稳定的振荡信号,必须满足环路增益和相位的规格。该模拟信号的振荡指标很容易受到干扰。 即使添加接地保护走线,也可能无法完全隔离干扰。而且,如果距离太远,地平面上的噪声也会影响正反馈振荡电路。因此,晶振与芯片的距离必须尽可能近。
事实上,高速布线和 EMI 要求之间存在许多冲突。但基本原理是,由于EMI添加的电阻电容或铁氧体梁,导致信号的某些电气特性无法满足规范。因此,最好采用布线和PCB堆叠技术来解决或减少EMI问题,例如将高速信号布线到内层。最后,使用电阻电容或铁氧体磁珠来减少对信号的损害。
9、如何解决高速信号手动接线与自动接线的矛盾?
现在大多数具有强大布线软件的自动布线设备都设置了约束来控制绕线模式和过孔数量。各EDA公司的绕线机容量设置项和约束条件有时相差甚远。例如,是否有足够的约束来控制蛇形绕线的方式,以及是否可以控制差分对之间的距离。这会影响自动布线的布线方式是否能够符合设计者的想法。 另外,手动调整接线的难度也与绕线引擎的能力有绝对关系。比如走线的推力能力,过孔的推力能力,甚至走线到铜层的推力能力等等。因此,解决的办法就是选择绕线引擎强的路由器。
10.关于测试耦合。
测试耦合器用于通过TDR(时域反射计)测量生产的PCB的特性阻抗是否满足设计要求。一般来说,需要控制的阻抗包括单线阻抗和差分对阻抗。 因此,测试耦合器上的走线线宽和线距(差分对准的情况下)应与要控制的线相同。最重要的是测量时接地点的位置。为了减小地线的电感,TDR探头接地的地方通常距离测量信号的地方很近。 因此,测试耦合器上的测量信号点与接地点的距离和方式应与所使用的探头一致。
11、高速PCB设计中,信号层的空白区域可以覆铜,多个信号层的覆铜在接地和电源上应该如何分布?
一般空白区域的铜镀层大多是接地的。只是在高速信号线旁边敷铜时,需要注意敷铜层与信号线的距离,因为敷铜层会降低线路的特性阻抗。还要注意不要影响其他层的特性阻抗,例如在双带线的结构中。
12. 是否可以使用微带线模型来计算电源平面上方信号线的特性阻抗? 电源和地平面之间的信号可以使用带状线模型计算吗?
是的,在计算特性阻抗时,必须将电源层和接地层都视为参考层。例如四层板:顶层-电源层-地层-底层。此时,顶层布线的特性阻抗模型是以电源平面为参考平面的微带线模型。
13、高密度印制板上软件自动生成的测试点能否满足一般量产的测试要求?
一般来说,软件是否自动生成满足测试要求的测试点必须取决于附加测试点的规格是否满足测试设备的要求。另外,如果布线过于密集,且添加测试点的规范严格,则可能无法自动为每段线路添加测试点。当然,需要你手动完成。
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