电路板厂经验总结讲解DDR2 PCB布局

电路板厂经验总结讲解DDR2 PCB布局

信号分组：

DDR2 BUS信号通常被布线成几组，同一组的信号具有相关或相似的信号特性。

时钟组：差分时钟信号，每对信号的频率和相位相同。 ck0p 和 ck0n 是一对。

数据组：对于64位DDR2主板内存，每8位（即一个字节）数据可分为八组，包括数据dq[0:7]、数据掩码dqm0、数据门控差分信号dqsp0和dqsn0 ， 等等。 同一数据组的信号应走在同一层，且层数也应一起改变。 VIA 的数量应该相同。 数据位可以互换，以便于同一信号层中的布线。 比如dq2信号走线时，发现如果按照原理图走线，会和dq4信号错开。 这样，我们就必须换层来路由信号。 我们可以通过交换数据位来使信号走同一层。 对于内存来说，每一位存储的就是读取的内容。 交换不会受到影响，但交换条件必须在同一组的八个位之间。

地址/命令组：MA [0:14]、BA0、BA1、BA2、RAS、CAS、WE。

控制组：时钟使能CKE、片选CS、终端电阻门ODT为一组。 对于内存模块，DIMM0 使用 CKE0、CKE1、CS0、CS1、ODT0 和 ODT1。 在设计板载存储器时，只能使用CKE0、CS0和ODT0来控制4个16位存储器芯片。

PCB 堆叠：

对于六层板，一般叠片为顶部、GND、singnal2、singnal3、POWER 和底部。 一般情况下，以GND作为信号的参考面比较好。 走线的阻抗由走线宽度、走线铜箔厚度、走线到参考平面的距离、参考平面铜箔厚度以及板介质材料决定。 设计PCB时，应根据CPU制造商的阻抗设计要求来设置堆叠。 一般的PCB设计软件也可以计算阻抗。 找到PCB厂家了解板介质的厚度信息，然后就可以自己设计叠层和线宽了。 地址/命令信号和控制信号可以以1.8V存储器工作电压为参考平面。 但是，必须参考完整的电源层。

布线长度控制：

对于DDR2这样的高频信号，需要计算到CPU核心的走线长度，这就引入了一个叫做封装长度的概念。 通过物理、化学的方法将硅片蚀刻成CPU核心，然后将CPU核心封装到一块小小的PCB基板上就是我们常见的CPU。 小PCB上的引脚到CPU核心的走线长度称为封装长度，也称为PIN延迟。

同级别内存的时钟长度应控制在正负5mil以内。

同一数据组中所有导线的长度应控制在数据选通信号DQS的正负20密耳之内。 不同数据组之间的长度可以不同，但应控制在时钟信号的正负 500 mil 范围内。

地址/命令组信号的长度没有严格控制，要求INTEL雾化N450控制在时钟信号的负500mil到正1000mil范围内。 也就是说最长的信号和最短的信号可以相差1500mil，但是布线时最好减小信号长度的差异。 布线时，这组信号的长度完全相等是没有问题的，但也占用了大量的PCB空间和时间。 如果地址/命令信号长度超过时钟信号数千mil，则需要在BIOS固件中进行适当调整。 应控制在CPU要求的范围内。 当需要做板载内存时，只需配置内存SPD即可。

控制组信号长度的控制要求与地址/命令组信号类似。 应根据CPU制造商的要求进行设计。 INTEL Agitation N450 要求控制在0 mil 到+1000 0mil 的时钟信号范围内。

线距：

一般来说，走线应遵循3W原则，即同一水平线与走线之间的距离为走线宽度的3倍。 然而，这不是必要的。 Intel的要求相对较小。 一般来说，绕组线之间的间距可以是16到20mil，时钟信号可以增加到30mil。 不同组信号之间的距离应适当延长，可大于20mil，地址/命令组与控制组信号之间的距离可小于8mil。 BGA扇出之间的距离可以很小，出线应根据CPU设计要求进行布线。

其他电源路由：

VREF接线可以使用20mil的电线，并且每个连接的设备都要加一个0.1uf的电容。

VTT接线应大于135mil。 每四个电阻接一个0.1uf的电容，两端接一个10uf的大电容。

点对多点信号，如地址/命令信号、控制信号、时钟信号等应走“T”形，即芯片向上，中间分支，长度满足CPU 设计要求。 PCB组装及PCB加工厂家讲解DDR2 PCB布局经验总结、信号分组、数据分组、堆栈结构。