高速电路板设计方法专家解决方案第1部分

高速电路板设计方法专家解决方案第1部分

1、如何实现高速时钟信号的差分分配线？ 如何解决高速电路设计中的信号完整性问题？ 差值分配线是如何实现的？ 对于只有一个输出端的时钟信号线，如何实现差分分配线呢？

专家解答：

信号完整性基本上是阻抗匹配的问题。 影响阻抗匹配的因素包括信号源和输出阻抗的结构、走线的特性阻抗、负载侧的特性以及走线的拓扑架构。 解决办法是终止并调整路由拓扑。

差分对接线时应注意两点。 一是两条线的长度应尽可能相同，二是两线之间的距离（距离由差分阻抗决定）应始终保持不变，即它们应保持不变。 平行线。 有两种并行方式。 一种是两条线路并排在同一层上行走，另一种是两条线路在上下相邻层上行走。 一般来说，前者有许多并行的实现。

只有当信号源和接收器都是差分信号时，使用差分分配线才有意义。 因此，差分分配线不能用于只有一个输出端的时钟信号。

2、高速差分信号布线当PCB板靠近并行的高速差分信号线对时，在阻抗匹配的情况下，由于两根线的相互耦合，会带来很多好处。 但也有人认为这样会增加信号衰减，影响传输距离。 是这样吗？ 为什么？ 在一些大公司的评估板上，我发现一些高速布线是尽可能靠近和平行，而另一些则故意使两条线之间的距离彼此不同。 我不知道哪一个更好。 我的信号高于 1GHz，阻抗为 50 欧姆。用软件计算时，差分线对也是以50欧姆来计算吗？ 还是100欧姆？ 接收端差分线对之间可以加匹配电阻吗？ 谢谢你！

专家解答：

高频信号能量衰减的原因之一是导体损耗，包括趋肤效应，另一个原因是介电材料的介电损耗。 在分析电磁理论中的传输线效应时，我们可以看到这两个因素对信号衰减的影响。 差分线的耦合会影响各自的特性阻抗而变小。 根据分压器原理，这会使信号源到线路的电压变小。 至于耦合导致信号衰减的理论分析，我没有看到，所以无法评论。

差分对的布线应适当靠近并平行。 所谓适当的做法是因为这个距离会影响差分阻抗的值，而差分阻抗是设计差分对的重要参数。 需要并行也是因为需要保持差分阻抗的一致性。 如果两条线或远或近，差分阻抗就会不一致，从而影响信号完整性和时序延迟。

差分阻抗计算为2（Z11 - Z12），其中Z11是走线本身的特性阻抗，Z12是两条差分线之间耦合产生的阻抗，与线距有关。 因此，当差分阻抗设计为100欧姆时，布线本身的特性阻抗必须略大于50欧姆。 至于尺寸，可以通过仿真软件计算出来。 接收端差分线对之间通常添加匹配电阻，其值应等于差分阻抗值。 这将提高信号质量。

3、实际接线中一些理论上的冲突如何处理。 在实际接线中，许多理论相互冲突； 例如：

1.处理多个A/D地连接：理论上，它们应该相互隔离。 但在实际的小型化、高密度布线中，空间限制或绝对隔离会导致小信号模拟地布线过长，难以实现理论连接。 我的做法是把A/D功能模块分成一个完整的岛，功能模块的A/D连接到这个岛上。 然后通过通道连接孤岛和“大”。 我想知道这是否正确？

2. 理论上，晶振与CPU之间的连线应尽可能短。 由于结构布局的原因，晶振与CPU之间的连线又长又细，因此受到干扰，不稳定。 如何从接线上解决这个问题呢？ 类似这样的问题还很多，特别是在高速PCB布线中考虑EMC和EMI时。 有很多冲突和头痛。 我们怎样才能解决这些冲突呢？ 非常感谢！

专家解答：

A 基本上，模拟/数字信号的划分和隔离是正确的。 需要注意的是，信号走线不要交叉，电源和信号的返回电流路径不要变得太大。

B晶振是模拟正反馈振荡电路。 要获得稳定的振荡信号，必须满足环路增益和相位的规格。 该模拟信号的振荡规格很容易受到干扰。 即使添加接地保护走线，也未必能够完全隔离干扰。 而且，如果距离太远，地平面上的噪声也会影响正反馈振荡电路。 因此，晶振与芯片的距离必须尽可能近。

C 事实上，高速布线和 EMI 要求之间存在许多冲突。 但基本原理是，由于EMI添加的电阻电容或铁氧体梁，导致信号的某些电气特性无法满足规范。 因此，最好采用布线和PCB堆叠技术来解决或减少EMI问题，例如将高速信号布线到内层。 最后，使用电阻电容或铁氧体梁来减少对信号的损害。

4、模拟部分的抗干扰 有些系统常有A/D，要求：为了提高抗干扰性，除了模拟和数字分离外，只连接电源的一点，并加粗地线和电源 行，希望专家给予一些好的意见和建议！

专家解答：

除了地的隔离外，还应注意模拟电路的电源。 如果与数字电路共用电源，最好加滤波电路。 另外，数字信号和模拟信号不能交错，尤其是它们分开的地方（没有实际意义）。