PCB厂：基于Cadence的高速PCB设计分享

PCB厂：基于Cadence的高速PCB设计分享

1 简介

随着人们对通信需求的不断提高，要求信号传输和处理的速度越来越快。 相应的高速PCB也应用得越来越广泛，设计也越来越复杂。高速电路有两层含义：一是高频化。 一般认为，数字电路的频率达到或超过45MHz至50MHz，工作于该频率的电路已占整个系统的三分之一，称为高速电路。 信号，当信号的上升时间小于信号传输延迟的6倍时，该信号被认为是高速信号，并且该考虑与信号的具体频率无关

2 高速PCB设计的基本内容

高速电路设计在现代电路设计中所占的比重越来越大，设计难度也越来越高。 其解决方案不仅需要高速器件，更需要设计者的智慧和精心劳动。 解决现有高速电路问题必须针对具体情况认真研究分析一般来说主要包括三个方面：信号完整性设计、电磁兼容设计和电源完整性设计

2.1 信号完整性设计

信号完整性是指信号线上信号的质量，信号完整性好的信号是指在需要的时候具有所需要的电压电平值，信号完整性差不是单一因素造成的，而是板级设计中多种因素造成的，特别是 在高速电路中，所用芯片的开关速度太快，终端元件布局不合理，电路互连不合理，都会造成信号完整性问题。 具体包括串扰、反射、过冲和下冲、振荡、信号延迟等

2.1.1 串扰

串扰是两条相邻信号线之间不必要的耦合。 信号线之间的互感和互电容会导致线路上出现噪声。 因此也分为感性串扰和容性串扰，分别引起耦合电流和耦合电压。 当信号的边沿速率小于1ns时，应考虑串扰如果有交变信号电流通过信号线，就会产生交变磁场，相邻信号线会感应出信号电压。 一般情况下，PCB层数参数、信号线间距、驱动器和接收器电气特性、信号线端接方式等对串扰都有一定的影响。在CADence的信号仿真工具中，可以将6条耦合信号线 同时模拟串扰后。 可以设置的扫描参数包括：PCB的介电常数、介质的厚度、铜沉积的厚度、信号线的长度和宽度、信号线的间距。在仿真过程中，还必须指定受伤的信号线，即： 排查其他信号线对该线路的干扰。 将激励设置为恒高或恒低，这样就可以测量出该信号线上其他信号线的感应电压之和，从而得到满足要求的最小间距和最大平行长度

2.1.2 反思

反射就像我们知道光通过不连续介质时，会反射一些能量回来，即信号在传输线上的回声。 此时信号功率还没有完全传输到负载，还有一部分被反射回来。在高速PCB中，导线必须相当于传输线。 根据传输线理论，如果源端和负载端具有相同的阻抗，则不会发生反射。 两者之间的阻抗不匹配会引起反射，负载会将部分电压反射回源端。 根据负载阻抗和源阻抗之间的关系，反射电压可能为正或为负。如果反射信号非常强并叠加在原始信号上，则很可能会改变逻辑状态并导致接收数据出现错误 。 如果时钟信号不是单调的，则可能会导致误触发。一般布线几何形状、不正确的电线端接、通过连接器的传输以及电源层的不连续性都会导致此类反射。此外，通常有一个输出和多个接收器。 这时，不同的布线策略产生的反射对每个接收器的影响是不同的。 因此，布线策略也是不可忽视的因素。 PCB加工及PCBA加工厂商将讲解基于Cadence的高速PCB设计分享。