讲解和分享PCB设计规则检查器的编写技巧

讲解和分享PCB设计规则检查器的编写技巧

本文介绍了一种PCB 设计规则检查器(DRC)系统的编写方法。使用电路图生成工具获得PCB设计后，可以运行DRC来查找违反设计规则的故障。这些操作必须在后续处理开始之前完成，并且电路图生成工具的开发人员必须提供大多数设计人员可以轻松掌握的DRC工具。

编写自己的 PCB 设计规则检查器有很多优点。虽然设计检查器并不是那么简单，但也不是高不可攀，因为任何熟悉现有编程或脚本语言的设计者都可以完全设计检查器。这项工作的好处是无法估量的。

然而，通用的营销工具往往不够灵活，无法满足特定的设计需求。因此，客户必须向DRC工具开发人员反映新的功能需求，这通常需要一定的资金和时间，特别是当需求不断更新时。幸运的是，大多数工具开发人员可以为客户提供编写自己的 DRC 的便捷方法，以满足特定需求。然而，这个强大的工具并没有得到广泛的认可或使用。本文提供了最大限度地发挥 DRC 工具优势的实用指南。

由于DRC必须遍历整个PCB设计电路图，包括每个符号、每个引脚、每个网络、每个属性，因此如果有必要它还可以创建无限的“附加”文件。如第 4.0 节所述，DRC 可能会指出与设计规则的任何微小偏差。例如，所附文档之一可能包含设计中使用的所有去耦电容器。如果电容低于或高于预期值，电源线可能出现dv/dt问题的地方会被标记为红色标记[1]。这些附加文件可能是必要的，但并非所有商业 DRC 工具都可以创建这些文件。

DRC的另一个优点是很容易更新以满足新的设计特征（例如那些可能影响设计规则的特征）的需要。而且，一旦你在这个领域获得了足够的经验，你就可以实现许多其他的功能。

例如，如果你可以编写自己的DRC，你就可以编写自己的BOM创建工具，这样你就可以更好地处理特定的用户需求，例如如何获取“额外的硬件”（例如插座、散热装置或螺丝刀）对于不属于电路图数据库的设备。或者设计者可以编写自己的Verilog网表分析器，其在设计环境中具有足够的灵活性，例如如何获取适用于特定器件的Verilog模型或时间文件。事实上，由于DRC遍历整个设计电路图，因此可以收集所有有效信息以输出PCB设计Verilog网表分析所需的仿真和/或BOM。

PCB design

在不提供任何程序代码的情况下讨论这些话题是牵强的。为此，我们以电路图采集工具为例。本文采用Mentor GraphICs公司开发的ViewDraw工具，该工具隶属于PADS designer产品线。另外，我们还使用了ViewBase工具，它是一个简化的C例程库，可以调用并访问ViewDraw数据库。借助ViewBase工具，设计人员可以轻松地用C/C语言为ViewDraw编写完整、高效的DRC工具[2][3]。应该注意的是，这里讨论的基本原理也适用于任何其他 PCB 电路图工具。

除了电路图数据库之外，DRC还需要一些可以描述特定情况的输入文件，例如自动连接到电源平面的合法电源网络名称。例如，如果电源网络名为 POWER，则电源层将自动连接到使用后端封装设备（例如 ViewDrawpcbfwd）的电源层。输入文件列表如下。这些文件必须放在一个固定的全局位置，以便DRC能够自动找到并读取它们，然后在运行时将这些信息保存在DRC中。

*文件合法_ pwr_ net_ 名称可选。该文件包含了POWER信号的所有合法网络名称，例如VCC和V3_3P和VDD。在PCB布局/布线工具中，有必要区分大小写。一般情况下，VCC不等于Vcc或vcc。 VCC可以是5.0V电源，而V3_3P可以是3.3V电源。 legal_ pwr_ net_ Name 是可选的，因为后端打包设备配置文件通常必须包含合法电源线网络名称的组合。如果使用CADence Design System公司的Allegro布线工具，则pcbfwd文件名为Allegro.cfg，入口参数如下：